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Enquanto isso, os dois tipos lógicos enfrentam problemas comuns: o problema de vazamento em chips sub-100nm, que está colocando um limite no desempenho; e o problema de tempo e custo envolvido no projeto e verificação de Asics e SoCs, o que faz com que os projetistas procurem ferramentas de EDA que possam projetar no nível do sistema.

O chip ideal é programável, de baixa potência, contendo o melhor IP fixo, funciona pela primeira vez na fábrica, retém a eficiência de silício de chips personalizados e é programável no nível algorítmico em C. Este é um sonho. Mas muitas pessoas estão tentando resolver partes do sonho.

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Graham Curren

“As pessoas não projetam projetos de 65nm do zero; eles não colocarão 100 milhões de transistores. Os chips serão dispositivos contínuos que evoluem com o tempo ”, sugere Graham Curren, CEO da Sondrel. Essa é a abordagem da plataforma.

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"Vai custar US $ 50 milhões para desenvolver um chip de 65 nm", diz Ronnie Vasishta, CEO da eAsic. “O problema é como mudar para um novo nível de abstração. Precisamos de uma era de mais projetos por engenheiro, e não de mais engenheiros por projeto. ”

“A lição da história é abstrair além do nível do problema. Estamos adotando algoritmos e abstraindo-os acima do silício ”, diz Kenn Lamb, CEO da Elixent.

Mas não é fácil. "Você não pode abstrair-se do silício e ainda obter um desempenho ideal", diz Phil Bishop, CEO da Celoxica, cuja tecnologia em nível de sistema programável em C da empresa pode reduzir o tempo de projeto entre 40 e 50%, mas resulta em por cento de redução no desempenho do chip.

Wolfgang Rosenstiel, da Universidade de Tubingen, diz que o projeto MEDEA + SpEAC, destinado a mover o design para um nível mais alto de abstração, resultou em uma redução de 75% no tempo de design e 80% no tempo de verificação, reduzindo o tempo de design para fabricar entre nove e doze meses e entre sete e dez meses.

Enquanto os esforços persistem para mover o design para um plano superior, os custos e o tempo envolvidos na criação de um chip continuam crescendo.

“Desde a ideia até o primeiro chip vendido, são pelo menos três anos e a maior parte desse tempo é utilizada para testes e qualificação”, diz Rudi de Winter, CEO da Melexis.

Phil Bishop

Alguns estimam o custo da verificação em 70% do custo total do desenvolvimento de um chip. Para lidar com o problema, está sendo discutido o conceito de criação de 'fundições de design' em áreas de baixo custo para realizar o trabalho rotineiro de design.

Alguns encontraram maneiras de causar um curto-circuito no processo de design do SoC. “O cliente define a arquitetura, o tamanho do chip, as células de E / S. Enchemos a área restante com células de matriz de gateways e a produzimos enquanto o cliente ainda está produzindo a lógica ”, diz Rainer Kase da Toshiba.

“Depois que ele concluir a verificação da lógica, já criamos a base wafer e podemos desenhar a lógica do cliente usando e-beam.” Dessa forma, a Toshiba pode produzir um SoC de 90 nm em menos de um ano por US $ 3 milhões a US $ 5 m.

Asics estruturados, que personalizam apenas duas ou três camadas de um chip, são outra maneira de reduzir os custos de produção.

Outros esforços procuraram adicionar maior flexibilidade e, portanto, maior aplicabilidade aos SoCs, o que permitiria que os custos crescentes fossem amortizados em uma base de usuários mais ampla.

Os esforços de empresas como Spiral Gateway, eAsic, M2000 e o projeto GOSPL da STMicroelectronics, visam fornecer FPGA programável em C, reconfigurável e incorporado de baixa potência para SoCs.

Isso está provando ser um grande desafio, como a STMicroelectronics demonstrou quando desligou o GOSPL depois de gastar cerca de US $ 50 milhões no projeto.

O problema é que o FPGA continua sendo uma tecnologia teimosamente cara e com muita energia. Uma razão é o espaço ocupado em um chip pelos transistores de configuração e pela E / S, que podem deixar menos da metade da área total de silício disponível para a lógica do usuário.

Você pode contornar isso usando os FPGAs anti-fusíveis da Actel e Quicklogic, mas sacrifica a reprogramação. Nenhum dos grandes players programáveis ​​vê nada no horizonte, exceto melhorias incrementais, para mudar esse estado de coisas no futuro próximo.

Enquanto isso, todos os produtores lógicos, programáveis ​​e conectados, estão enfrentando o problema de energia. A energia não se reduz mais com o dimensionamento, o que, por sua vez, significa que o desempenho não pode ser aprimorado.

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John East

"Vamos ver cada vez menos lugares onde faz sentido encolher", diz John East, CEO da Actel. “Os FPGAs chegarão a 65nm no próximo ano, mas 65nm não serão um molde menor que 90nm e não usarão menos energia que 90nm, portanto, o único benefício será a velocidade. Mas 90% dos aplicativos FPGA estão satisfeitos com a velocidade. Então, por que eles estão mudando para 65nm? ”

“Alguns produtos lógicos não encolhem. Alguns encolhem problemas ”, concorda o Dr. Wolfgang Ziebart, CEO da Infineon Technologies. “Cada vez menos partes do negócio lógico estão seguindo a mesma taxa de encolhimento que o negócio de memória. Se você observar os dois últimos nós de tecnologia, a participação que eles tiraram da produção diminuiu continuamente. Apenas 40% dos produtos fabricados usavam um dos dois nós de tecnologia mais recentes. ”

Assim, enquanto um psiquiatra costumava fornecer os benefícios triplos de velocidade mais rápida, energia reduzida e custo menor, hoje em dia não.

Alguns investidores até acham atraente apoiar fábricas mais antigas de processos. "Somos investidores na CSMC, uma fábrica de oito polegadas que executa processos de 0, 5 e 0, 35 mícron na China", diz Robert Jelski, chefe do setor global de semicondutores e eletrônicos dos investidores de capital de risco do Reino Unido 3i.

Aart de Geus

Claro que existem correções para o problema de energia. Um vem da EDA. “Podemos desligar no nível do transistor, no nível do gate, no domínio do clock, no nível do submódulo e no chip”, diz Aart de Geus, CEO da Synopsys.

O uso de silício tensionado, silício sobre isolante e silício germânio pode ajudar a aliviar os piores efeitos do problema de energia e é possível que um novo material seja desenvolvido para resolver o problema.